Synopsys CXL 4.0 IP 达到 128 GT/s，声称通过 SSD 实现了 3-6 倍的 KV 缓存卸载

Synopsys 宣布推出业界首个完整的 Compute Express Link (CXL) 4.0 知识产权套件。该产品组合结合了 CXL 控制器、IDE 安全模块、基于 PCIe 7.0 的物理层以及用于片上系统设计人员构建 AI 基础设施的验证 IP。 该验证件自 2025 年 12 月起开始发货，当时 Synopsys 称其为首款商用 CXL 4.0 验证 IP；控制器、安全模块和 PHY 构成了整个套件的完整部分。

该公告表明人工智能系统设计发生了更广泛的转变。随着模型大小和上下文窗口的扩大，内存容量、带宽和访问延迟越来越限制性能。 大型语言模型推理取决于移动模型权重、键值缓存以及处理器、加速器和内存之间的共享状态。高盛研究预计，到 2030 年，全球人工智能代币消费量可能会增长 24 倍，达到每月约 120 万亿代币。

CXL 旨在通过在 PCI Express 物理层上运行的缓存一致性互连来满足这些要求。该标准使 CPU、XPU、加速器和内存设备能够共享资源，同时支持内存扩展、池化和基于结构的架构。

CXL 4.0 使带宽加倍

CXL 4.0 将链路速度提高至 128 GT/s，相当于 PCIe 7.0 的带宽。 Synopsys 表示，新规范保持了 CXL 3.x 的延迟特性，同时使可用系统带宽加倍。

该规范还增加了捆绑端口功能。四个 x16 链路提供超过 2 TB/s 的聚合带宽，而八个 x16 链路则超过 4 TB/s。 CXL 4.0 支持多达四个重定时器和本机 x2 链路宽度，扩展了机架规模系统的连接选项。 2025 规范中的另一个重要补充是可靠性方面，内存 RAS 增强功能涵盖精细事件报告、包后修复和灵活的内存备用。

这些功能支持分解的计算和内存架构。 Synopsys 声称，基于 CXL 的键值缓存卸载在 128 GT/s 的速度下提供的性能是基于 SSD 的替代方案的三到六倍。 该公司还指出，CXL.mem 的加载使用延迟低于 200 纳秒，机架级内存池超过 100 TB。 Synopsys 表示，这些功能可以将推理成本降低 50% 到 100%，具体取决于系统配置和工作负载。

设计挑战不仅仅局限于控制器

实施 CXL 4.0 需要的不仅仅是向 SoC 添加新控制器。 AI 系统设计人员必须支持多代 CXL，并管理内存容量、带宽、可用性和系统拓扑方面的差异。 CXL 4.0 保持与早期版本的向后兼容性，允许新设计使用现有基础设施，同时迁移到更高速的结构。

安全性是另一个考虑因素。云和多租户人工智能部署需要锚定到硬件信任根的经过身份验证和加密的一致内存访问。 Synopsys 表示，其 IDE 实现提供了这种保护，而无需在 CXL.cache 和 CXL.mem 撬装模式中增加周期级延迟。

人工智能基础设施市场也给开发进度带来压力。系统设计人员通常必须适应快速变化的加速器架构和超大规模部署要求。 因此，验证、互操作性测试或物理层鉴定方面的延迟可能会影响整个 SoC 进度。

Synopsys CXL 4.0 IP 产品组合

Synopsys CXL 控制器支持 128 GT/s 的 CXL 4.0，以及 CXL 3.x、2.0 和 1.x。它包括捆绑端口、基于端口的路由和可减少延迟的 256 字节 FLIT 模式。 该公司表示，单一许可证涵盖了受支持的 CXL 代，并包括 PCIe 7.0 后备功能，无需单独的 PCIe 7.0 IP 许可证。

IDE安全模块使用AES-GCM加密和身份验证，并支持用于机密计算的TSP和TDISP功能。 Synopsys 还表示，该实施是为 FIPS 140-3 认证准备就绪而设计的。

CXL 物理层基于经过硅验证的 PCIe 7.0 SerDes，运行速度为 128 GT/s。 Synopsys 表示，该 PHY 针对 5nm 至 2nm 的工艺节点进行了强化，并具有低抖动容限和低延迟前向纠错功能。

验证 IP 是堆栈中最旧的部分。 Synopsys 于 2025 年 12 月推出了业界首款商用 CXL 4.0 VIP，支持完整的 128 GT/s 数据速率以及 IO 节流和简化的端口协商，并提供从 CXL 3.0 和 PCIe 7.0 的迁移路径。 验证环境旨在支持流片前的合规性和互操作性测试，降低标准验证成为后期开发瓶颈的风险。

Synopsys 定位统一架构以支持跨多代产品的 CXL 迁移。该公司拥有超过 25 年的 PCIe 开发经验、超过 3,800 个 PCIe 设计胜利以及超过 170 个 CXL 控制器和 PHY 的出货量。 它对其他人工智能结构采取了类似的组合方法，包括为加速器集群引入的 Ultra 以太网和 UALink IP。

更广泛的 HPC IP 产品组合的一部分

CXL 4.0 产品是 Synopsys 更广泛的高性能计算 IP 产品组合的一部分。该产品组合包括用于 CXL、PCIe、UCIe、UALink、Ultra 以太网、ESUN 的接口 IP 以及支持 224G 和 448G 链路的高速以太网 PHY。

它还包括基础 IP，例如存储器、逻辑库和用于高级工艺节点的标准单元。 安全组件涵盖硬件信任根、物理上不可克隆的功能、后量子加密、安全加速器和接口保护，包括 PCIe 和 CXL IDE、IME、MACsec 和 UALinkSec。

Synopsys 还提供预集成的 IP 子系统，旨在减少 XPU、加速器和超大规模 SoC 设计所需的集成和验证量。这些组件共同满足机架级人工智能基础设施的互连、内存、安全和计算要求。

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哈罗德·弗里茨

自从 IBM 创建 Selectric 以来，我就一直从事科技行业。不过，我的背景是写作。因此，我决定退出售前业务，回归本源，写一些文章，但仍然参与技术工作。

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来源：Storagereview